嵌入式系统主存储器设计：SRAM/SDRAM/Flash原理与工程实践

1. 存储子系统在嵌入式系统中的工程定位

在嵌入式系统开发实践中，存储子系统远不止是“存放数据的地方”。它直接决定着系统启动可靠性、实时响应能力、功耗表现与长期运行稳定性。当工程师调试一个STM32H7系列MCU时，若发现FreeRTOS任务切换延迟异常波动，最终定位到是由于AXI总线仲裁策略与TCM（Tightly Coupled Memory）访问冲突导致；当ESP32-WROVER模组在Wi-Fi+BLE双协议栈高负载下频繁触发Cache miss异常重启，根源常指向PSRAM初始化时序与Flash XIP（eXecute In Place）模式的协同缺陷——这些都不是抽象理论问题，而是存储子系统工程实现层面的硬性约束。

冯·诺依曼体系结构中“存储器为核心”的论断，在现代嵌入式SoC中已演化为多层级、异构化、带宽敏感的复杂子系统。CPU核、DMA控制器、GPU、AI加速单元、外设总线矩阵（如STM32的AHB/APB桥、ESP32的DPORT总线）全部通过共享或专用总线与不同类型的存储资源连接。这种物理连接关系，决定了指令预取路径、中断向量加载延迟、DMA传输带宽上限等关键性能指标。因此，嵌入式工程师必须跳出“内存即RAM”的简单认知，建立从半导体物理特性、控制器时序规范、总线协议机制到软件内存管理的全栈理解。

本章聚焦的“主存储器”（Main Memory），特指由半导体存储器件构成、与CPU核心通过高速总线直连、支持随机存取的易失性存储资源。在ARM Cortex-M系列MCU中，这通常对应内部SRAM（如STM32F4的192KB SRAM1+64KB SRAM2）、TCM（如Cortex-M7的ITCM/DTMC）以及外部扩展的SDRAM或SRAM；在ESP32系列中，则涵盖内部8MB R